Voy a empezar diciendo que la nomenclatura de nanómetros de las actuales litografías dicen poco del tamaño en sí de los transistores. Ahora mismo son estimaciones en función de una variedad de parámetros, normalmente subjetivos propios de la compañía que desarrolla una litografía. Ahí está el ejemplo de los 4 nm de Samsung frente a los de TSMC, que no eran nada comparables, sobre todo en términos de consumo, en los Snapdragon 8 Gen 1 (Samsung) y Snapdragon 8+ Gen 1 (TSMC). Por eso la nueva nomenclatura de Intel está bastante en entredicho dentro del sector, sobre todo por parte de TSMC.
La taiwanesa afirma que su nodo de 3 nm avanzado (N3P, de rendimiento) ofrecerá unas características similares al de 1.8 nm de Intel, aunque ni uno ni otro han terminado todavía su desarrollo. Ambos deberían estar disponibles en 2025. Eso permite a la dirección de la compañía asegurar que su nodo de 2 nm ganará de calle al nodo de Intel en términos de consumo, rendimiento y área.
Las palabras son de C. C. Wei, el director ejecutivo de TSMC, que ha querido insistir en esta idea: «de hecho, déjame que lo repita, nuestra tecnología de 2 nm sin la alimentación trasera (N2) es más avanzada que nuestro N3P y el 18A de Intel, y será la tecnología más avanzada de la industria de los semiconductores cuando lo introduzcamos en 2025».
Intel va a introducir con su proceso de 2 nm el año que viene un par de mejoras a sus litografías que TSMC no introducirá hasta más tarde. Por ejemplo, la entrega trasera de energía significa crear vías desde la parte superior de la oblea hasta la inferior (o trasera) en la que se encuentran los transistores para alimentarlos directamente. Actualmente, por motivos de complejidad de fabricación, la entrega de energía se hace directamente desde la parte superior y va alimentando el resto de componentes de un chip hasta que llega a los transistores. Unido a que Intel también introducirá su propia versión de los GAAFET —FET de puerta envolvente— en forma de los RibbonFET, Intel promete un gran rendimiento que está por ver cómo quedará la cosa cuando empiece a funcionar como fundición de chips.
Al mantener el uso de los FinFET, C. C. Wei se ha aventurado a asegurar que su proceso N3P tendrá mayor productividad y un coste mucho menor que el de 1.8 nm de Intel, pero también los diseñadores de chips podrán llevar sus diseños más rápido hasta el mercado. Estos son comentarios defensivos ante la próxima apertura de Intel Foundry Services para la creación de chips para terceros.
Vía: Tom's Hardware.
