Aunque TSMC tiene bastante por mejorar en el terreno de la productividad de su proceso litográfico de 3 nm, tiene que seguir con su plan para los próximos años. Eso incluye el siguiente paso que es bajar a los dos nanómetros, lo cual traerá importantes cambios en cómo fabrica las obleas. Ahora la compañía ha indicado que casi ha terminado de desarrollar todo el apartado de herramientas de diseño electrónico automatizado (EDA) que se usará para los chips a 2 nm, porque cambian radicalmente frente a las que se usan actualmente.
Debido a ello, en la conferencia de la Open Innovation Platform que se celebró en Europa, la compañía ha indicado que debido al uso de los GAAFET en lugar de los FinFET necesitaban que las EDA estuvieran con dos años de antelación, teniendo en cuenta que esperan que los primeros chips a 2 nm lleguen en 2025, aunque los productos que los integren puede que no lleguen hasta 2026. Esas herramientas proceden de Cadence o Synopsys, con las indicaciones de TSMC para la creación de los bloques o estructuras de los chips.
TSMC ha dicho que no es un tema de que sea más difícil de implementar los transistores mediante nanoláminas o la entrega trasera de energía sino que simplemente es más laborioso, y ha insistido en que no es más difícil. Lo cual lleva a que los diseños lleven más tiempo en ser desarrollados, lo cual los diseñadores de chips deben tenerlo en cuenta.
El proceso de 2 nm de TSMC aportará, frente al proceso mejorado de 3 nm (N3E) en torno a un 25-30 % de reducción de consumo a misma frecuencia, o permitirá un 10-15 % más de rendimiento a mismo consumo, con una densidad de los chips que será al menos un 15 % mayor.
Vía: AnandTech.
