El diseño de chips lógicos se basa principalmente en transistores, pero siempre hay una cierta cantidad de SRAM en su interior, por ejemplo para caché, que está creada con condensadores. Un análisis previo de Wikichip de la reducción de la SRAM en los últimos procesos litográficos de TSMC apuntaba a una reducción mínimo del tamaño de esas estructuras, lo cual lleva a chips que reducen su tamaño menos de deseable y por tanto son más caros para los clientes de TSMC. Se centraba en el proceso N3 (3 nm), pero en los derivados (N3E, N3P, N3X, N3S) el tamaño de los condensadores no se va a reducir.
El artículo se basa de una presentación de TSMC en el pasado IEDM 2023 de la cual se ha publicado ahora una de las presentaciones que detalla su proceso de 3 nm y alguna de las nuevas tecnologías que ha usado en él. También toca la SRAM, de la que indica que las celdas de memoria no han reducido su tamaño para este proceso litográfico de 3 nm frente al de 5 nm (N5), solo algunas optimizaciones externas a las propias celdas de memoria que reducen un máximo del 5 % el área total que ocupan.
Y cuando TSMC dice que no se ha reducido nada el tamaño de las celdas, es que no lo ha reducido nada de nada. Por tanto, el tamaño de estas estructuras cada vez ocupan proporcionalmente más espacio en los chips. Lo peor es que incluso el proceso de 3 nm mejorado, llamado N3E, mantiene también el tamaño de la SRAM respecto al proceso N5, y dudo que pueda hacer más optimizaciones para compactar los circuitos periféricos de la SRAM.
Fuente: Wikichip. Vía: TechPowerUp.
