Las celdas de la DRAM actual ocupan 6F², es decir, 3F por 2F, siendo F la dimensión mínima de la litografía, y los fabricantes llevan años intentando bajar a 4F², de 2F por 2F, lo que reduce un tercio lo que ocupa con la misma litografía. Para conseguirlo hay que extender verticalmente los transistores de cada celda, lo cual es algo que ningún fabricante de chips de memoria ha hecho todavía. Ahora, Cao Kanyu, el presidente de CXMT, ha dicho que su primer producto con celdas 4F² será un módulo DDR5 RDIMM para servidores que llegará antes de final de año.
Cao lo explicó en la Conferencia de Chips y Chíplets Integrados. El transistor de CXMT, al que llama VSG (puerta vertical envuelta), tiene el canal del transistor en vertical con la puerta rodeándolo, lo que mejora el control del paso de electrones y reduce las fugas. La compañía tiene más de 300 familias de patentes relacionadas con las celdas 4F². Pero no ha dado capacidades, velocidades, litografía ni clientes, ni ha publicado nada en su web, y según medios surcoreanos sus primeros productos podrían usar celdas 4F² solo en parte.
Samsung mostró en febrero en el ISSCC 2026 un chip de DRAM de 16 Gb con celdas 4F² y transistores de canal vertical, aunque no tiene una fecha firme para producirlo, y SK Hynix tiene planes similares para sus nodos de 10 nm o menos. Mientras tanto, CXMT sigue creciendo. Ya produce en masa con su quinta generación de DRAM (G5), y según TrendForce su cuota de ingresos de DRAM llegó al 9.5 % en el segundo trimestre, desde el 7.6 % del primero, lo que la sitúa en cuarta posición. Para 2030 podría hacerse con más del 20 % del sector.
Vía: Tom's Hardware.
